반도체설계자동화(EDA) 툴 업체인 케이던스가 Arm사의 유니버시티 프로그램(Arm University Program, AUP)과 협력, Arm의 'VLSI 기초과정 – 실습 교육키트'에 케이던스의 최신 디지털 임플리멘테이션 소프트웨어를 활용해 교육키트를 최적화할 수 있도록 지원한다고 밝혔다.

VLSI(very large scale integrated circuit) 교육키트는 AUP에서 지난해 발표한 실습 교육키트로 20개의 모듈이 포함돼 있고, 강의 슬라이드 및 실습으로 10-12주짜리 일반 학부 과정에 구성할 수 있다. VLSI 교육키트는 케이던스 아카데미 키트의 첫 결과물로, VLSI 키트의 추가적인 업데이트뿐만 아니라 앞으로도 다양한 교육키트 제작으로 교수 및 학생의 학습을 도울 예정이다.

에든버러 대학의 다니엘 치트니스 박사는 "VLSI 기초과정은 트랜지스터 이론에서 마이크로프로세서 아키텍처에 이르기까지 다양한 주제를 다루고 있다. 뿐만 아니라, 칩 설계 과정에서 간과하기 쉬운 레이아웃 설계, 제조공정 기술 및 테스트를 포함한 실습 주제도 다루고 있다”며 “이런 다양한 실습 주제는 반도체 산업분야에서 일을 시작하려는 학생들에게 꼭 필요한 요소를 제공한다"고 말했다. 또한 "VLSI 과정은 칩 설계의 모든 측면을 가르치고 배울 수 있는 최신의 실습방식으로 선행 CMOS 공정의 트랜지스터 스케일링과 그것이 회로설계에 미치는 영향을 포함해 현재 집적회로 개발에 당면한 과제를 다룬다"고 말했다.

VLSI 교육키트로 학생들은 전기장 효과, 채널길이 변조, 문턱 전압 효과 및 누출로 인한 비이상적 트랜지스터의 특성, 잡음, 직류(DC) 응답 및 RC 지연 모델을 포함한 CMOS 회로의 특성 추정 방법을 배울 수 있다. 온칩(on-chip) 와이어의 저항, 정전 용량 추정, 온칩(on-chip) 와이어에서 와이어 지연, 전력소비 및 혼선 최적화 방법, CMOS 래치, 플립-플롭(flip-flop) 작동 및 스틱 다이어그램(stick diagram)을 이용한 플랜 셀(plan cell) 레이아웃, 설정 및 유지 시간과 같은 타이밍 제약에 의해 부과되는 한계, 순차회로의 전파 및 오염 지연 등에 대해서도 학습할 수 있다.

이 외에도, 칩 설계에서 다양한 지식을 습득할 수 있어 VLSI에 대한 이해를 심화시킬 수 있다는 특징을 갖고 있다.

레바논 노트르담 대학교의 루아이즈, 자드 G. 아탈라흐(Jad G. Atallah)박사는 "케이던스 대학 프로그램을 통해 제공되는 Arm 교육키트는 VLSI 설계분야 고급과정 학생들의 니즈를 충족시켜주는 특별한 과정이다"라며 "이 교육키트가 이론과 실습, 그리고 다양한 주제와 탄탄한 정보를 제공한다는 점에서 특별하다”고 말했다. 또한 “이 교육키트는 이해하기 쉬운 최첨단 접근법과 결합하였기 때문에 학계에서 성공할 수밖에 없을 것"이라고 말했다.

학생들은 VLSI 교육키트를 통해 트랜지스터 레벨의 회로설계도에서 레이아웃에 이르는 간단한 로직의 게이트 설계, 구현 및 시뮬레이션, 검증과 NC-Verilog를 이용해서 로직 블록의 동작 시뮬레이션 및 검증이 가능하다. 케이던스의 최신 디지털 임플리멘테이션 소프트웨어인 ‘지너스 합성 솔루션’을 이용해 하드웨어 언어에서 로직 게이트를 합성한다. 또한 ‘이노버스 임플리멘테이션 시스템’을 사용해 로직 게이트 설계 배치 및 라우팅, 회로 설계도, 레이아웃을 이용하여 칩을 설계하고, 패드 프레임을 추가한 다음 케이던스 버츄오소 디지털 임플리멘테이션을 이용, 테이프-아웃용 GDSII 포맷으로 추출해 다양하게 실습할 수 있다. VLSI 교육키트 과정을 수료한 학생들은 VLSI 개념은 물론, 단순화된 마이크로프로세서를 시뮬레이션하고 검증 및 구현하는 등의 지식을 갖출 수 있다.