지멘스 EDA 사업부(http://www.siemens.com/eda)는 세계 유수의 반도체 패키징·테스트 위탁(OSAT) 업체인 SPIL(Siliconware Precision Industries Co., Ltd.)과 협력해 첨단 반도체 패키징 기술인 ‘팬아웃웨이퍼레벨패키지(FOWLP)’ 방식이 적용된 새로운 패키지 어셈블리 플래닝 및 3D LVS(Layout versus Schematic) 어셈블리 검증 워크플로우를 구현했다고 7일 발표했다.

SPIL은 차별화된 워크플로우를 2.5 및 팬아웃 패키지 제품군에 전반적으로 적용할 계획이다.

세계적으로 보다 높은 성능과 낮은 전력소비를 보다 작은 면적으로 제공하는 반도체 수요가 커지는 추세다. IC 설계에 2.5D 및 3D 구성과 같은 정교한 패키징 기술이 적용되는 경향이 갈수록 늘고 있는 이유다. 이를 위해 다양한 기능의 IC를 하나 이상 결합시키는데 다수의 어셈블리 및 LVS, 연결성, 지오메트리 및 컴포넌트 간격 시나리오를 생성하고 검토할 수 있어야 한다.

SPIL은 첨단 패키징 기술 적용 관련 문제를 해결할 수 있도록 지멘스의 Xpedition™ Substrate Integrator 소프트웨어와 Calibre® 3DSTACK 소프트웨어를 패키지 플래닝과 첨단 팬아웃 제품군의3D 패키지 어셈블리 검증 LVS에 적용했다.

SPIL의 팬아웃 패키징 제품군은 보다 많은 수의 I/O를 반도체 영역에 배선하고 패키지 크기를 팬아웃 프로세스로 확장할 수 있는 추가 공간을 제공한다. 이는 기존의 첨단 패키징 기술로는 달성할 수 없다.